第70屆IEEE國際電子設(shè)備年會（IEDM）將于2024年12月7日至11日在舊金山隆重召開。此次盛會，臺積電、IMEC、IBM和三星等眾多半導(dǎo)體巨頭的研究人員將齊聚一堂，共同分享垂直堆疊互補(bǔ)場效應(yīng)晶體管（CFET）技術(shù)的最新研究突破。
盡管GAA FET技術(shù)尚未獲得業(yè)界大規(guī)模應(yīng)用，但CFET技術(shù)已被視為下一代半導(dǎo)體技術(shù)的重要發(fā)展方向，并有望在未來實(shí)現(xiàn)更進(jìn)一步的工藝尺寸微縮。
臺積電工程師將在會議上發(fā)表一篇關(guān)于CFET的論文，重點(diǎn)介紹在48nm柵距（相當(dāng)于現(xiàn)有5nm工藝的標(biāo)準(zhǔn)）上制造的全功能單片CFET逆變器的卓越性能。該逆變器采用了堆疊式n型和p型納米片晶體管，并融入了背面觸點(diǎn)和互連技術(shù)，極大提升了器件的性能與設(shè)計(jì)靈活性。
實(shí)驗(yàn)結(jié)果顯示，臺積電生產(chǎn)的CFET器件展現(xiàn)出高達(dá)1.2V的電壓傳輸特性以及僅74~76mV/V的亞閾值斜率，表明CFET在功耗方面表現(xiàn)優(yōu)異。這一架構(gòu)為未來幾年性能和功耗效率的持續(xù)提升以及晶體管密度的增加指明了新方向。然而，臺積電也坦言，該技術(shù)目前尚未準(zhǔn)備好用于商業(yè)生產(chǎn)。
與此同時，IBM和三星將展示一種“單片堆疊FET”，該研究提出了階梯結(jié)構(gòu)的概念，通過設(shè)計(jì)底部FET通道比上方通道更寬，以降低堆棧高度，并減少高縱橫比工藝帶來的挑戰(zhàn)。
IMEC則將展示其在“雙排CFET”方面的研究成果，旨在進(jìn)一步在垂直和水平方面擴(kuò)展CFET的應(yīng)用。IMEC認(rèn)為，這種晶體管設(shè)計(jì)有望在7A級工藝節(jié)點(diǎn)中變得可行，并預(yù)測CFET將于2032年左右在A5節(jié)點(diǎn)進(jìn)入主流領(lǐng)域。
CFET的概念最早由IMEC研究所于2018年提出，即在同一區(qū)域內(nèi)垂直堆疊n型和p型晶體管。根據(jù)IMEC的路線圖，CFET有望在A5工藝節(jié)點(diǎn)（預(yù)計(jì)約2032年）實(shí)現(xiàn)廣泛量產(chǎn)，為半導(dǎo)體行業(yè)帶來新的變革。
